高速高密度PCB設計、電源完整性的新挑戰

面對高速、高密度PCB設計的挑戰，設計人員需要改變的不僅是工具，還有設計方法、理念和流程。

隨著電子產品功能的日益復雜和性能的提高，印刷電路板的密度及其相關元件的頻率不斷提高，工程師面臨著高速、高密度PCB設計帶來的挑戰 也在增加。

隨著競爭的加劇，制造商在產品上市時間上面臨著越來越大的壓力。 如何利用先進的EDA工具和優化方法和流程，高質量、高效率地完成設計，成為系統制造商和設計工程師不得不面對的問題。

熱點：從信號完整性轉向電源完整性

說到高速設計，人們首先想到的是信號完整性。 信號完整性主要是指信號線上信號傳輸的質量。 當電路中的信號能夠按要求的時序、持續時間和電壓幅度到達接收芯片引腳時，電路具有良好的信號完整性。 當信號無法正常響應或信號質量無法使系統長期穩定工作時，就會出現信號完整性問題。 信號完整性主要表現在延遲、反射、串擾、定時、振蕩等方面。 一般認為，當系統工作在50MHz時，會出現信號完整性問題。 隨著系統和設備頻率的不斷增加，信號完整性問題將變得更加突出。 元器件和PCB板的參數、PCB板上元器件的布局、高速信號的布線等問題都會造成信號完整性問題，導致系統運行不穩定，甚至徹底失效。

經過幾十年的發展，信號完整性技術的理論和分析方法已經比較成熟。 至于信號完整性，陳蘭冰認為，信號完整性不是某人的問題。 它涉及到設計鏈的每一個環節。 不僅系統設計工程師、硬件工程師、PCB工程師要考慮，在制造中也不能忽視。 解決信號完整性問題必須使用先進的仿真工具，比如CADence的SPECTRAQuest，可以在設計前期進行建模和仿真，從而形成約束規則來指導后期的布局布線 并提高設計效率。 隨著今年6月Cadence針對千兆赫信號的仿真器MGH的推出，這是業界首款能夠在幾秒內完成數萬BIT千兆赫信號的仿真器，信號完整性技術得到了提升。

與信號完整性相比，電源完整性是一項相對較新的技術，被認為是高速高密度PCB設計中最大的挑戰之一。 電源完整性是指在高速系統中，PDS供電系統在不同頻率下具有不同的阻抗特性，使得電路板上各處的電源層與PCB上的地層之間的電壓不同，導致電源不連續。 電源、電源噪聲、芯片無法正常工作； 同時，由于高頻輻射，電源完整性問題也會帶來EMC/EMI問題。 如果電源完整性問題不能得到很好的解決，將會嚴重影響系統的正常運行。

一般來說，電源完整性問題可以通過兩種方式解決：優化電路板的堆疊設計和布局，以及增加去耦電容。 當系統頻率小于300~400MHz時，去耦電容可以抑制頻率、濾波和阻抗控制。 在適當的位置放置合適的去耦電容可以幫助減少系統電源完整性的問題。 但當系統頻率較高時，去耦電容作用不大。 在這種情況下，只能通過優化電路板的層間距設計、布局布線或其他方法來降低電源和地噪聲（如適當匹配以減少電源傳輸的反射問題）來解決電源完整性問題。 系統），同時抑制 EMC/EMI。

對于信號完整性和功率完整性的關系，陳蘭冰認為：“信號完整性是時域的概念，比較容易理解，而功率完整性是頻域的概念，比信號完整性更難理解，但 電源完整性在某些方面與信號完整性有相似之處，電源完整性對工程師的技能要求較高，對高速設計來說是一個新的挑戰，不僅涉及板級，還涉及芯片級和封裝級，建議從事高速設計的工程師 高速電路板設計應以信號完整性的解決方案為基礎來解決電源的完整性。”據悉，Cadence的電源完整性工具PI已推向市場，并已成功應用于多家客戶的設計中。